FPGA工程師面試題目網絡問題歸納

1、同步電路和異步電路的區別是什麼?(仕蘭微電子)

2、什麼是同步邏輯和異步邏輯?(漢王筆試)

同步邏輯是時鐘之間有固定的因果關係.異步邏輯是各時鐘之間沒有固定的因果關係.

3、什麼是"線與"邏輯,要實現它,在硬件特性上有什麼具體要求?(漢王筆試)

線與邏輯是兩個輸出信號相連可以實現與的功能.在硬件上,要用oc門來實現,由於不用 oc門可能使灌電流過大,而燒壞邏輯門. 同時在輸出端口應加一個上拉電阻.

4、什麼是Setup 和Holdup時間?(漢王筆試)

5、setup和holdup時間,區別.(南山之橋)

6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化.(未知)

7、解釋setup和hold time violation,畫圖説明,並説明解決辦法.(威盛VIA

2003.11.06 上海筆試試題)

Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求.建立時間是指觸發 器的時鐘信號上升沿到來以前,數據穩定不變的時間.輸入信號應提前時鐘上升沿(如上升沿有效)T時間到達芯片,這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器,只有在下一個時鐘上升沿,數據才能被打入觸發器. 保持時間是指觸發器的時鐘信號上升沿到來以後,數據穩定不變的時間.如果hold time 不夠,數據同樣不能被打入觸發器.

建立時間 (Setup Time)和保持時間(Hold time).建立時間是指在時鐘邊沿前,數據信 號需要保持不變的時間.保持時間是指時鐘跳變邊沿後數據信號需要保持不變的時間.如果不滿足建立和保持時間的話,那麼DFF將不能正確地採樣到數據,將會出現 metastability的情況.如果數據信號在時鐘沿觸發前後持續的時間均超過建立和保持時 間,那麼超過量就分別被稱為建立時間裕量和保持時間裕量.

8、説説對數字邏輯中的競爭和冒險的理解,並舉例説明競爭和冒險怎樣消除.(仕蘭微 電子)

9、什麼是競爭與冒險現象?怎樣判斷?如何消除?(漢王筆試)

在組合邏輯中,由於門的輸入信號通路中經過了不同的`延時,導致到達該門的時間不一致叫競爭.產生毛刺叫冒險.如果布爾式中有相反的信號則可能產生競爭和冒險現象.解決方法:一是添加布爾式的消去項,二是在芯片外部加電容.

10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)

常用邏輯電平:12V,5V,3.3V;TTL和CMOS不可以直接互連,由於TTL是在0.3-3.6V之間,而CMOS則是有在12V的有在5V的輸出接到TTL是可以直接互連接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V.

11、如何解決亞穩態.(飛利浦-大唐筆試)

亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態.當一個觸發器進入亞

穩態時,既無法預測該單元的輸出電平,也無法預測何時輸出才能穩定在某個正確的電平

上.在這個穩定期間,觸發器輸出一些中間級電平,或者可能處於振盪狀態,並且這種無

用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去.

12、IC設計中同步復位與 異步復位的區別.(南山之橋)

13、MOORE 與 MEELEY狀態機的特徵.(南山之橋)

14、多時域設計中,如何處理信號跨時域.(南山之橋)

15、給了reg的setup,hold時間,求中間組合邏輯的delay範圍.(飛利浦-大唐筆試)

Delay < period - setup hold

16、時鐘週期為T,觸發器D1的建立時間最大為T1max,最小為T1min.組合邏輯電路最大延

遲為T2max,最小為T2min.問,觸發器D2的建立時間T3和保持時間應滿足什麼條件.(華

為)

17、給出某個一般時序電路的圖,有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決

定最大時鐘的因素,同時給出表達式.(威盛VIA 2003.11.06 上海筆試試題)

18、説説靜態、動態時序模擬的優缺點.(威盛VIA 2003.11.06 上海筆試試題)

19、一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing.(威盛VIA

2003.11.06 上海筆試試題)

20、給出一個門級的圖,又給了各個門的傳輸延時,問關鍵路徑是什麼,還問給出輸入,

使得輸出依賴於關鍵路徑.(未知)

21、邏輯方面數字電路的卡諾圖化簡,時序(同步異步差異),觸發器有幾種(區別,優

點),全加器等等.(未知)

22、卡諾圖寫出邏輯表達使.(威盛VIA 2003.11.06 上海筆試試題)

23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和.(威盛)

24、please show the CMOS inverter schmatic,layout and its cross sectionwith p-

well its transfer curve (Vout-Vin) And also explain the

operation region of pMOS and NMOS for each segment of the transfer curve? (威

盛筆試題circuit design-beijing-03.11.09)

25、To design a CMOS invertor with balance rise and fall time,please define

the ration of channel width of pMOS and NMOS and explain?

26、為什麼一個標準的倒相器中p管的寬長比要比N管的寬長比大?(仕蘭微電子)

27、用mos管搭出一個二輸入與非門.(揚智電子筆試)

28、please draw the transistor level schematic of a cmos 2 input AND gate and

explain which input has faster response for output rising edge.(less delay

time).(威盛筆試題circuit design-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號,真值表,還有transistor level的電路.(Infineon筆

試)

30、畫出CMOS的圖,畫出tow-to-one mux gate.(威盛VIA 2003.11.06 上海筆試試題)

31、用一個二選一mux和一個inv實現異或.(飛利浦-大唐筆試)

32、畫出Y=A*B+C的cmos電路圖.(科廣試題)

33、用邏輯們和cmos電路實現ab+cd.(飛利浦-大唐筆試)

34、畫出CMOS電路的晶體管級電路圖,實現Y=A*B+C(D+E).(仕蘭微電子)

35、利用4選1實現F(x,y,z)=xz+yz’.(未知)

36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門實現(實際上就是化

簡).

37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖,根據輸入波形畫出各點波形.

(Infineon筆試)

38、為了實現邏輯(A XOR B)OR (C AND D),請選用以下邏輯中的一種,並説明為什

麼?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)

39、用與非門等設計全加法器.(華為)

40、給出兩個門電路讓你分析異同.(華為)

41、用簡單電路實現,當A為輸入時,輸出B波形為…(仕蘭微電子)

42、A,B,C,D,E進行投票,多數服從少數,輸出是F(也就是如果A,B,C,D,E中1的個數比0

多,那麼F輸出為1,否則F為0),用與非門實現,輸入數目沒有限制.(未知)

43、用波形表示D觸發器的功能.(揚智電子筆試)

44、用傳輸門和倒向器搭一個邊沿觸發器.(揚智電子筆試)

45、用邏輯們畫出D觸發器.(威盛VIA 2003.11.06 上海筆試試題)

46、畫出DFF的結構圖,用verilog實現之.(威盛)

47、畫出一種CMOS的D鎖存器的電路圖和版圖.(未知)

48、D觸發器和D鎖存器的區別.(新太硬件面試)

49、簡述latch和filp-flop的異同.(未知)

50、LATCH和DFF的概念和區別.(未知)

51、latch與register的區別,為什麼現在多用register.行為級描述中latch如何產生的.

(南山之橋)

52、用D觸發器做個二分顰的電路.又問什麼是狀態圖.(華為)

53、請畫出用D觸發器實現2倍分頻的邏輯電路?(漢王筆試)

54、怎樣用D觸發器、與或非門組成二分頻電路?(東信筆試)

55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻?

56、用filp-flop和logic-gate設計一個1位加法器,輸入carryin和current-stage,輸出

carryout和next-stage. (未知)

57、用D觸發器做個4進制的計數.(華為)

58、實現N位Johnson Counter,N=5.(南山之橋)

59、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器,15進制的呢?(仕蘭

微電子)

60、數字電路設計當然必問Verilog/VHDL,如設計計數器.(未知)

61、BLOCKING NONBLOCKING 賦值的區別.(南山之橋)

62、寫異步D觸發器的verilog module.(揚智電子筆試)

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

63、用D觸發器實現2倍分頻的Verilog描述? (漢王筆試)

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

reg out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0;

else

out <= in;

assign in = ~out;

assign clk_o = out;

endmodule

64、可編程邏輯器件在現代電子設計中越來越重要,請問:a) 你所知道的可編程邏輯器

件有哪些? b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯.(漢王筆試)

pAL,pLD,CpLD,FpGA.

module dff8(clk , reset, d, q);

input clk;

input reset;

input d;

output q;

reg q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

65、請用HDL描述四位的全加法器、5分頻電路.(仕蘭微電子)

66、用VERILOG或VHDL寫一段代碼,實現10進制計數器.(未知)

67、用VERILOG或VHDL寫一段代碼,實現消除一個glitch.(未知)

68、一個狀態機的題目用verilog實現(不過這個狀態機畫的實在比較差,很容易誤解

的).(威盛VIA 2003.11.06 上海筆試試題)

69、描述一個交通信號燈的設計.